Intel 18A-Pがリスク生産入り、9%性能向上

Intelは、最先端半導体プロセス「18A」の性能最適化版である「18A-P」がリスク生産（risk production）フェーズに移行したと発表した。半導体技術国際会議VLSI 2026において、新たなトランジスタ設計と性能データが公開されている。18A-Pは既存の18A設計との後方互換性を維持しながら、同一電力で9%の性能向上、あるいは同一性能で18%の電力削減を実現する。

リスク生産の意味

リスク生産は、本格的な大量生産の直前段階に位置する半導体製造フェーズである。標準的な生産ラインで限定数量のウェハを製造し、欠陥率や歩留まり、性能ばらつきなどのデータを収集する。通常、先端ロジックではリスク生産から量産開始まで12～24か月を要する。しかし18A-Pは18Aの派生プロセスであるため、より短い期間でフル生産に移行する見通しである。

リスク生産においてIntelは、欠陥密度（D0）の低減、プロセス制御モニタ（PCM）の安定性、温度特性、信頼性試験など多角的なデータを収集する。これらのデータはフル生産開始前のプロセス調整に活用される。

性能向上の内訳

Intelは性能数値を0.75Vの電圧条件下での標準Armコアサブブロックのテストに基づいて算出した。同一電力で周波数が9%向上し、同一周波数では消費電力が18%削減される。電圧が0.75Vから前後しても、18A-Pは周波数と電力の改善を維持できるとしている。

VLSI 2026で公開されたグラフでは、広い電圧領域にわたって優位性が確認できる。Intelの論文では、0.65Vから0.85Vの範囲で一貫した改善が示されたと報じられている。この結果は、18A-Pがパワーアイソレーション性能だけでなく、動作電圧全域で優れた特性を持つことを示唆する。

新トランジスタ設計

18A-Pでは、新たに3つのトランジスタ設計がライブラリに追加された。

W1設計は、高性能向け180nmセル高さライブラリで利用可能となった。従来は高密度向け160nmライブラリのみで提供されていたが、高性能ライブラリにも拡張された。低消費電力向けの狭幅設計であり、リーク電流の抑制に寄与する。

W1.5設計は、高密度向け160nmセル高さライブラリで利用可能。W1と同様に狭幅設計で、Intelのトランジスタライブラリにおける省電力領域のギャップを埋める。

W3P設計は、両方のライブラリで利用可能な新たなデュアルコンタクトトランジスタである。Intelは「Power Boost」と呼ぶ機能を備える。具体的な構造の詳細は明らかにされていないが、コンタクト抵抗の低減や駆動能力の向上に貢献するとみられる。

これらの新設計により、Intelは低消費電力から高性能まで幅広い設計要求に対応できるライブラリを拡充した。特にW3Pのデュアルコンタクト構造は、従来のシングルコンタクトに比べて電流駆動能力を高める効果が期待される。

後方互換性

18A-Pは18Aと同じセル高さ（高性能向け180nm、高密度向け160nm）を維持しており、既存の18A設計を変更せずに18A-Pに移植できる。新しいトランジスタオプションを活用することで追加の性能向上が得られるが、必須ではない。

したがって、18A向けに設計されたすべての製品は、設計変更なしで18A-P上で製造可能である。この後方互換性は、Intelの顧客にとって移行障壁が低い設計となっている。設計資産の再利用が容易であり、リスク生産からフル生産へのスムーズな移行を支援する。

製品ロードマップとの関係

Intelは、18Aプロセスを次世代モバイル向けSoC「Panther Lake」とサーバー向けXeon 6+に採用する予定である。18A-Pはこれらの製品の性能向上と電力効率改善に直接寄与する。特にサーバー向けでは、18%の電力削減がデータセンターのTCO削減に貢献する可能性がある。

モバイル向けでは、9%の性能向上がアプリケーションプロセッサの応答性やバッテリー駆動時間の改善につながる。リスク生産フェーズで収集されたデータは、フル生産開始前の歩留まり改善とプロセス調整に活用される。

業界への影響

半導体業界では、TSMCがN2（2nm級）プロセスの量産を2025年下半期に開始し、SamsungもSF2（2nm級）の量産を進めている。Intelの18Aおよび18A-Pはこれらの競合プロセスに対抗するものであり、特に18A-Pの性能向上はIntel Foundryの競争力を強化する可能性がある。

また、後方互換性により既存の18A顧客が容易に18A-Pに移行できる点は、歩留まりリスクを低減し、設計資産の再利用を促進する。Intelはファウンドリ事業の拡大を目指しており、18A-Pの性能データは顧客獲得に向けた重要な訴求材料となる。

技術的背景

18A-Pは、IntelのTrailblazing Architectureとして位置づけられる。同社は18AでRibbonFET（GAAFET）とPowerVia（背面給電）を導入しており、18A-Pもこれらの基本技術を継承するとみられる。新トランジスタ設計は、これらの基盤の上でさらなる性能最適化を図るものだ。

18A-Pのセル高さ（180nm/160nm）は、Intel 4やIntel 3のセル高さと比較して大幅に縮小されており、集積度向上に貢献している。今回の性能最適化は、同一セル高さのままトランジスタ設計の改良により達成された点が特徴である。

今後の展望

リスク生産段階に入ったことで、Intelは今後数か月以内にフル生産への移行を加速するとみられる。18A-Pの量産開始時期は明らかにされていないが、Panther LakeおよびXeon 6+の製品投入時期と連動する可能性が高い。

Intelは、18A-Pの歩留まりと性能安定性を確保し、競合プロセスとの性能差を示すデータを蓄積する必要がある。特に、リスク生産からフル生産への移行が計画通り進むかどうかが、Intelの製品ロードマップ全体の信頼性に直結する。

編集部の見解

短期的影響として、18A-Pのリスク生産移行はIntelの製品ロードマップに対する自信の表れと評価できる。2026年後半から2027年にかけて、Panther LakeとXeon 6+の量産が計画通り進むかどうかが焦点となる。特にサーバー市場では、18%の電力削減がデータセンターの運用コスト削減に直結するため、大きな訴求点となり得る。しかし、リスク生産段階で収集される歩留まりデータがどの程度良好かによって、今後のスケジュールに影響が出る可能性もある。

長期的視点では、半導体プロセスの微細化が物理的限界に近づく中、Intelは18Aの派生版である18A-Pで新たなトランジスタ設計を導入することで差別化を図っている。W3Pのようなデュアルコンタクト構造は、従来のトランジスタアーキテクチャの延長線上で性能を引き出す手法として興味深い。Intelがファウンドリ事業を拡大する上で、18A-Pの歩留まりと性能安定性は重要な鍵を握る。また、後方互換性の容易さがファウンドリ顧客の獲得につながるかどうかも注目される。

編集部からの問いとして、18A-Pのリスク生産は順調に進んでいるが、Intelが実際に量産体制を確立し、競合のTSMC N2やSamsung SF2との性能差を明確に示せるかどうかが最大の焦点である。また、後方互換性は既存顧客にとってメリットである一方、新しいトランジスタオプションを活用した設計変更を促すだけの付加価値を提供できるかどうかも検討に値する。さらに、Intelのファウンドリ事業が18A-Pの成果をどこまで顧客獲得につなげられるかが、今後の業界地図を左右する。

参考

• Tom’s Hardware: “Intel’s performance-enhanced 18A-P process enters risk production — drop-in 18A upgrade promises 9% performance improvement at iso-power, cuts thermal resistance by 40%” (https://www.tomshardware.com/tech-industry/semiconductors/intels-performance-enhanced-18a-p-process-enters-risk-production-enhanced-node-promises-9-percent-performance-improvement-at-iso-power) — 2026-06-16公開