北京大学、HuaweiのLogicFolding向け3D設計ツールを開発
北京大学がHuaweiのLogicFoldingアーキテクチャ専用の3D EDAツールの試作機を発表。配線長を30%削減し、性能と放熱性を向上。米国輸出規制下での中国半導体自立への一歩となる。
中国の北京大学集積回路学院が、Huaweiが提唱する新たな半導体アーキテクチャ「LogicFolding」に特化した電子設計自動化（EDA）ツールの試作機を公開したことが、現地メディアの報道で明らかになった。このツールは、従来の2次元的なチップ設計を3次元へと拡張する「真の3Dアプローチ」を採用しており、チップ内部の配線長を最大で30%削減し、性能向上と放熱効率の改善を同時に実現するという。 この発表は、Huaweiが上海で開催されたIEEE International Symposium on Circuits and Systems（ISCAS 2026）にて、LogicFoldingアーキテクチャとその理論的裏付けである「Tau Scaling Law」を公開してからわずか2日後に行われた。Huaweiは2031年までに、トランジスタ密度で1.4nmプロセス相当のチップを、米国の輸出規制下にある極端紫外線（EUV）リソグラフィ装置を使わずに製造するという野心的な目標を掲げている。
LogicFoldingとは何か
LogicFoldingは、従来の平面回路レイアウトを垂直方向に折り畳んで3次元スタック構造にするという、斬新なアーキテクチャである。この方式では、電気信号がチップ内を伝わる物理的な経路が大幅に短縮される。配線の抵抗と容量が低減されることで、信号伝搬遅延が圧縮され、結果として動作周波数の向上や消費電力の低減が期待できる。 Huaweiによれば、本年後半に投入予定のKirinスマートフォンプロセッサが、このアーキテクチャを採用した最初の商業用チップとなる見込みだ。米国による制裁によって最先端のEUVリソグラフィ装置が調達できないHuaweiにとって、設計面でのブレークスルーは製造ノードの制約を克服するための重要な戦略と位置づけられている。
従来の3D IC設計との違い
SynopsysやCadenceといった大手EDAベンダーも、すでに3D IC設計向けのプラットフォームを提供している。しかしそれらは、同一パッケージ内に複数のチップレットやダイを積層・統合するためのツールであり、いわば「パッケージレベル」の3次元化を支援するものだ。 これに対してLogicFoldingは、単一のチップ内部のトランジスタレベルで回路を垂直方向に折り畳む。これは「ダイ内最適化」（intra-die optimization）と呼ばれ、従来のEDAツールでは各ダイを独立して設計し、後から積層する手法しか取れなかった。北京大学のツールは、最初から多層構造全体を統一された設計空間として扱い、設定配線（place-and-route）を垂直方向全体にわたって同時実行できる点が最大の特徴である。 北京大学の研究者によれば、試作ツールはオープンソースの回路設計を用いた初期テストで、従来のEDAワークフローと比較して内部配線長を30%削減した。さらに性能と放熱管理の両面で改善が確認されたという。ただし、この結果が実際の量産規模で再現可能かどうかは、今後の検証を待つ必要がある。
世界のEDA市場と中国の依存
世界のEDA市場はSynopsysが31%、Cadenceが30%、Siemens EDAが13%のシェアを占めており、この3社で市場の約3分の2を掌握している。中国国内市場に限ると、この3社の合計シェアは80%を超えるとEE Times Chinaは報じている。 米国は昨年、輸出規制の一環として一部のEDAツールの中国向け輸出を一時的に制限したが、その後レアアース関連の取引合意に伴い規制を解除した。しかしこの一件は、中国のチップメーカーが依然としてWestern製ツールに大きく依存している現実を浮き彫りにした。今回の北京大学の取り組みは、中国国内のEDA産業育成の流れの中でも特に注目すべき事例と言える。
課題と今後の展望
北京大学のツールはまだ試作段階であり、商業ベースのEDA製品としての完成度には至っていない。特に、大規模なSoC（System on Chip）設計への適用や、既存の設計フローとの統合には多くのハードルが残る。また、Huawei自身もLogicFoldingアーキテクチャの量産に向けて、製造プロセスとの整合性や信頼性評価を進めている段階だ。 それでも、設計と製造の両面で米国の輸出規制に直面する中国半導体業界にとって、北京大学とHuaweiの連携は、限られたリソースで技術的な自立を目指す象徴的なプロジェクトとなっている。Tau Scaling Lawの理論的枠組みと、それを具現化するEDAツールの組み合わせは、中国版ムーアの法則とも言える新たなスケーリングパラダイムを生み出す可能性を秘めている。 今後の焦点は、このツールが実際のチップ設計でどの程度の性能向上をもたらすか、そしてSynopsysやCadenceが支配する既存のエコシステムにどこまで対抗できるかに移る。中国国内の半導体サプライチェーンの強化という国家戦略のもと、北京大学とHuaweiは引き続き緊密な協力を続けるとみられる。
よくある質問
- LogicFoldingアーキテクチャとは具体的にどのような仕組みですか？
- 従来の2次元回路レイアウトを垂直に折り畳んで3次元スタック構造にする技術です。信号経路が短縮されるため、抵抗や容量が減り、性能向上と消費電力削減が期待できます。Huaweiが提唱し、本年後半のKirinプロセッサに初採用される予定です。
- 今回の北京大学のEDAツールと、SynopsysやCadenceのツールとの違いは何ですか？
- SynopsysやCadenceの3D ICツールは異なるチップレットを積層する「パッケージレベル」の設計を支援します。一方、北京大学のツールは単一チップ内のトランジスタレベルで回路を垂直に折り畳む「ダイ内」最適化を可能にし、最初から全層を統一して扱います。このアプローチは配線長の大幅削減に効果的です。
- この技術は米国の輸出規制に対してどのような意味を持ちますか？
- 米国はEUVリソグラフィ装置の輸出を禁止しており、Huaweiは最先端プロセスでの製造が困難です。LogicFoldingは設計面で性能を引き上げることで、製造ノードの制約を部分的に補う戦略です。また、EDAツールの国産化はWestern製ツールへの依存を減らす試みでもあります。
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